ترتیب و قاعده (regularity)
معماری (architecture) که شامل چهار بخش اصلی:
تطابق (parallelism)
افزایش سرعت (pipelining)
بررسی فراوانی (redundancy)
کدینگ اطلاعات (data encoding)
مدار منطقی (circut logic) که شامل سه بخش اصلی:
روش های منطقی(logic styles)
بازیابی انرژی (recovery energy)
اندازه ترانزیستور (transistor sizing)
تکنولوژی (technology) که شامل دو بخش اصلی:
کاهش آستانه(threshold reduction)
چند آستانه (multithreshold)
۳-۵) طراحی مدارات VLSI با توان مصرفی پایین
با افزایش سیستم های قابل حمل در بازار مثل گوشی موبایل ، کنسولهای بازی و غیره نیاز به طراحی سیستم های الکترونیک با قابلیت توان مصرفی کم بیش از پیش مورد توجه قرار گرفته است. از اینرو تکنیک های زیادی جهت کاهش توان ارائه شده است.در ادامه به چند تکنولوژی در رابطه کاهش توان مصرفی در حالتهای پویا(Dynamic) ، نشتی (Leakage) و اتصال کوتاه (Short Circut) مدارات مجتمع خواهیم پرداخت.
مجموع توان های فوق در مدارات ، توان مصرفی مدار را بوجود می آورند.
شکل(۳-۱) Leakage Curent- Dynamic Power- Short Circut Curen
۳-۶) تکنولوژی های کاهش توان مصرفی در مدارات مجتمع
به منظور کاهش توان مصرفی در مدارات مجتمع با لحاظ موارد ذکر شده تکنیک های زیر طراحی شده اند:
Adiabatic Circuits3-6-1)
در این مدرارات با کنترل طولی و انرژی انتقال سیگنال ، مقدار مصرف توان کاهش می یابد.از اینرو دیودهای ترمودینامیکی یک طرفه در این طراحی کاربردی ندارند.ماسفت ها زمانی که اختلاف پتانسیل قابل توجهی بین سورس و درین داشته باشند در حالت ON قرار دارند.و نباید تا زمانی که جریان در قطعه جاری است خاموش شوند.
Adiabatic Circuits - Charge Recovery Logicشکل (۳-۲)
که در آن مقادیر Ф و Ф/ برابر با V_dd/2 ، P به GND و /P به V_DD وصل است.با اعمال ورودی به این مدار، گیت عبوری باز شده و بتدریج بین مقادیر P و /P نوسان می کند. Ф و Ф/ مقداری بین V_DD و GND خواهند داشت.به محض اینکه خروجی نمونه برداری شد ، گیت خاموش می شود.
Short Circut3-6-2)
در مدارات CMOS جریان اتصال کوتاه ۱۰درصد کل توان مصرفی را به خود اختصاص می دهد.در مدارات منطقی Domino یک مسیرعبور جریان از منبع ولتاژ تا زمین وجود دارد.این امر سبب اتلاف توان مصرفی می شود.
Static NOR شکل (۳-۳) Dynamic NOR شکل(۳-۴ )
ما به سادگی می توانیم برای غلبه بر این مشکل ، از ترانزیستور عبوری مانند شکل زیر استفاده کنیم.

Pass Transistor Logic شکل(۳-۵)
P=C_L*V_DD*(V_DD-V_T)(3-1)
Reducing Glitches3-6-3)
این امر در مدارات منطقی زمانی رخ میدهد که دو درایو گیت در فاصله زمانی متفاوت برسند.در این حالت خروجی تا زمانی که نتیجه درست را ارائه دهد ، لحظاتی مقدار نادرست خواهد داشت.به شکل زیر توجه کنید.فرض بر اینکه ورودی A دارای سرعت بالا و B سرعت پایین تری داشته باشد.اگر A=0 و B=1 باشد در نتیجه Z=0 می باشد.در ادامه اگرB=0 و A=1 تغییر وضعیت دهند ، از آن جایی که ورودی B سرعت پایین تری دارد تا زمانی که مقدار صفر را به خود بگیرد مدت زمانی طو ل می کشد ، از اینرو Z لحظاتی مقدار ۱ را خواهد داشت قبل از اینکه خروجی مقدار صحیح یعنی ۰ را ارائه دهد.این اختلاف زمان سبب اتلاف توان خواهد شد.
Glitch Free AND Gateشکل(۳-۶)
همانطور که در شکل نشان داده شده به منظور رفع این مشکل ، در مسیر ورودی A از بافر برای ایجاد تاخیر استفاده شده است.
Standby Mode Leakage Suppression3-6-4)
توان استاتیک-نشتی از جریان های زیر لایه و نشتی های زیر آستانه سرچشمه می گیرد.برای تکنواوژی های ۱µm وبیشتر عمل سوئیچینگ بسیار مهم می باشد.در تکنولوژی های اخیر جریان نشتی بشدت مورد ملاحظه قرار می گیرند.چرا که بر عمر مصرف باتری تاثیر می گذارد.به منظور کاهش توان نشتی از تکنیک هایی که با تغییرات ولتاژ آستانه مرتبط است استفاده می شود .مانند:
۱- Multi-Threshold Circut
Variable Threshold Circut2-
Multi-Threshold Circut3-6-4-1)
در تکنیک اول دو نوع ترانزیستور Low-Threshold و High-Threshold به کار می رود.که به ترتیب اولی برای کاربردهایی که به سرعت بالا نیاز است مورد استفاده قرار میگیرد و در دومی بیشتر در مدارهایی بکار می روند که به سرعت بالا نیازی نیست.
Variable Body Biasing3-6-4-2)
این مدار به صورت دینامیکی ولتاژ آستانه ترانزیستورها را از طریق بایاس زیر لایه کنترل می کند.زمانی که مدار در حالت آماده باش می باشد ، زیر لایه ترانزیستورهای nmos در حالت بایاس منفی می باشند و ولتاژ آستانه آنها به خاطر اثر بایاس بدنه افزایش می یابد.به صورت مشابه زیر لایه ترانزیستورهای pmos از طریق بدنه مثبت بایاس می شوند تا مقدار ولتاژ آستانه آنها در حالت آماده باش افزایش یابد.این تکنیک مشکل نشتی استاتیک را حل می کند.اما آنها به یک مدار کنترل ولتاز زیر لایه در حالت آماده باش نیاز دارند.در این حالت (standby) بدنه هر دو ترانزیستور nmos و pmos از طریق سومین منبع ولتاژ بایاس می شود تا مقدار V_t ماسفت افزایش یابد.در حالت عادی این امر به حالت قبل سوئیچ می شودتا مقدار V_tرا کاهش دهد.
Variable Body Biasingشکل(۳-۷)
Sleep Transistors3-6-5)
ترانزیستورهای خاموش ترانزیستورهایی هستند که دارای V_t بالایی(High) می باشند که با یک V_tپایین (Low) همانند شکل به صورت سری قرار می گیرند.زمانی که مدار اصلی شامل V_t پایین ON باشد ، هم چنین ترانزیستورهای خاموش ، ON باشند، عملکرد طبیعی مدار می باشد.زمانی که مدار در حالت آماده باش می باشد، حتی اگر V_t بالا باشدترانزیستور OFF می باشد.بنابراین V_t بالا به صورت سری با V_t پایین قرار می گیرد .جریان نشتی از طریق V_t بالا تعیین می شود. که مقدار خیلی کمی دارد.بنابراین توان استاتیک کاهش می یابد.
Circuit Design with Sleep Transistorsشکل(۳-۸)
Dynamic Threshold MOS(DTMOS)3-6-6)
در این ماسفت ها ولتاژ آستانه به صورت دینامیکی برای حالت عملیاتی مدار تغییر داده میشوند.ولتاژ بالای آستانه در حالت آماده باش جریان نشتی کمی را می دهد.که در آن یک ولتاژ آستانه پایین اجازه درایو جریان بالا در حالت فعال را می دهد.
این تکنولوژی از طریق اتصال گیت به بدنه بدست می آید و ولتاژ تغذیه از طریق یه دیود محدود می شود.دیود بین سورس و بدنه باید به صورت معکوس بایاس شود.از اینرو این تکنیک برای تکنولوژی های ولتاژ پایین (۰.۶ ولت و کمتر) مناسب می باشد.
DTMOS Circuitشکل (۳-۹)
Short Circuit Power Suppression3-6-7)
توان اتصال کوتاه از طریق جریانهای اتصال کوتاه ، زمانی که ترانزیستورهایpmos وnmos به هم متصل میشوند ، ایجاد می شود.در مدارات cmos استاتیک ، مسیر اتصال کوتاه برای عبور جریان از V_DD به زمین ایجاد می شود:
VT_N<V_in<V_DD-│VT_P│( ۳-۱)
Short Circuit Power in CMOS Circuitsشکل(۳-۱۰)
یک راه کاهش توان اتصال کوتاه ، نگه داشتن ورودی و خروجی در حالت High یا Low به صورت همزمان می باشد.اگر Vtn + |Vtp| V_DD < باشد می توان توان اتصال کوتاه را حذف کرد.اگر مقدار بار زیاد باشد خروجی در زمان پایین رونده بزرگتر از زمان بالارونده می باشد.ولتاز درین- سورس ترانزیستور pmos صفر می باشد.از اینرو توان اتصال کوتاه برابر صفر خواهد بود.حال اگر مقدار بار خیلی کوچک باشد خروجی در زمان پایین رونده کوچکتر از زمان بالارونده می شود.مقدار ولتاژ درین – سورس ترانزیستور pmos به مقدار V_DD می رسد.بدین ترتیب توان اتصال کوتاه زیاد خواهد شد.
همانطور که اشاره شد برای کاهش توان مصرفی مدارات مجتمع تکنیک های مختلفی به کار گرفته می شود که به برخی از آن اشاره کردیم.در فصل بعد مدار تقویت کننده ای با توان مصرفی کم و سرعت بالا ارائه شده و مورد بررسی قرار خواهد گرفت.
فصل چهارم – ارائه و شبیه سازی مدار پیشنهادی
در فصل قبل با پیشینه فعالیتهای انجام شده در جهت کاهش توان مصرفی در مدارات مجتمع آشنا شدیم.در این فصل مدار تقویت کننده ای با توان مصرفی و پایداری مطلوب و سرعت بالا ارائه می شود .از جمله کاردبرد این مدار،در سنسورهای تصویر می باشد که در مقدمه انواع آنها را بررسی کردیم.مشاهده کردیم مصرف توان در این تکنولوژی چالشی مهم می باشد.